XC2C256-7TQG144I嵌入式 CPLD（复杂可编程逻辑器件）参数

技术参数

特征
•针对1.8V系统进行了优化
-敢达5.7ns的引脚间延迟
-低至13μA静态电流
•业界最好的0.18微米CMOS CPLD
-有效逻辑综合的优化架构。参考CoolRunner™-II系列数据表架构描述。
-多电压I/O操作-1.5V至3.3V
•提供多种包装选项
-100引脚VQFP，80用户I/O
-144针TQFP，带118个用户I/O
-132球CP（0.5mm）BGA，106用户I/O
-208引脚PQFP，带173用户I/O
-256球FT（1.0mm）BGA，184用户I/O
-所有包装均无铅
•高级系统功能
-系统内编程速度最快
·使用IEEE 1532（JTAG）接口的1.8V ISP
-IEEE1149.1 JTAG边界扫描测试
-可选施密特触发器输入（每个引脚）
-无与伦比的低功耗管理
·DataGATE启用（DGE）信号控制
-两个独立的I/O库
-RealDigital 100%CMOS产品术语生成
-灵活的计时模式
·可选DualEDGE触发寄存器
·时钟分频器（除以2,4,6,8,10,12,14,16）
·冷却时钟
-具有宏单元控制的全局信号选项
·具有相位选择的多个全局时钟
大细胞
·多个全局输出启用
·全局设置/重置
-高级设计安全性
-PLA架构
·卓越的引脚保持力
·100%产品术语跨功能可路由性块
-有线OR和LED的漏极开路输出选项
驾驶
-可选总线保持，3状态或弱上拉选定的I/O引脚
-未使用I/O的可选可配置接地
-与1.5V、1.8V、1.5V和1.8V兼容的混合I/O电压，2.5V和3.3V逻辑电平
·SSTL2-1、SSTL3-1和HSTL-1 I/O兼容性
-可热插拔

描述
CoolRunne™-II 256宏单元设备设计用于高性能和低功耗应用。这为高端通信设备节省电力并且对于电池操作的设备来说是高速的。由于低电源待机和动态操作，整体系统可靠性-能力得到提高该设备由十六个功能块组成-通过低功率高级互连矩阵（AIM）连接。音频接口模块向每个输入端提供40个真输入和补码输入功能块。功能块由40×56P-term PLA和16个含有大量允许组合或注册的配置位操作模式。此外，这些寄存器可以全局重置或预设并且被配置为D或T触发器或D锁存器。那里也是多个时钟信号，包括全局和本地产品术语类型，基于每个宏小区配置。输出引脚配置包括转换速率限制、总线保持、上拉、漏极开路和可编程接地。施密特触发器输入可在每个输入引脚的基础上使用。除电阻外-对于宏单元输出状态，宏单元寄存器可以是配置为“直接输入”寄存器，直接存储信号从输入引脚。时钟可在全局或功能块基础上使用。三个全局时钟可用于所有功能块同步时钟源。宏单元寄存器可以是单独地被配置为加电至零或一个状态。全局设置/重置控制线也可用于异步-在操作期间不设置或重置所选寄存器。附加本地时钟、同步时钟启用、异步-可以形成nus设置/复位和输出使能信号在每个宏单元或每个函数上使用乘积项区块基础。DualEDGE触发器功能也可在每个mac上使用-罗塞尔基础。此功能允许高性能同步-基于低频时钟的nus操作有助于减少设备的总功耗。电路也被包括在外部划分通过八个不同的选择提供全局时钟（GCK2）。这产生了除以偶数和奇数时钟频率的结果。时钟分频（除以2）和DualEDGE的使用触发器给出了最终的CoolCLOCK特性。DataGATE是一种选择性地禁用在某些时间点不感兴趣的CPLD。